電快速瞬（shùn）變脈衝群(EFT)抑製方法

一、電快速（sù）瞬變（biàn）脈衝群特點

電快速瞬變脈衝群EFT是電氣和機電設備中常見的一種瞬態幹擾（rǎo），是由繼電器、接觸器、電動機、變壓器等電感器件產生的,是時間很短但幅度很大的電磁幹（gàn）擾，是一連串的脈衝，可以在電路輸入端產生累計效（xiào）應，使幹擾（rǎo）電平的幅度最終超過電（diàn）路的噪聲門限，對電路形成幹擾。

電快（kuài）速瞬變脈衝群由大量（liàng）脈衝組成，具（jù）有如下特點：

1) 幅值（zhí）在（zài）100V至數千伏（fú）；

2) 脈衝頻率在（zài）1kHz至1MHz；

3) 單個脈衝的上（shàng）升沿在納（nà）秒（miǎo）級，脈（mò）衝持續時間在幾十納秒至數毫秒（miǎo）；

4) EFT所形成的騷擾信號頻譜分補非常寬，數字電路對它（tā）比（bǐ）較敏感，易受到幹擾。

二、電快速瞬變脈衝（chōng）群常見抑製方法

1) 減小PCB接地線公共阻抗：增加PCB接地導線的麵積，減小電感量成分；

2) 加接（jiē）EFT電感瞬態（tài）幹擾（rǎo）抑製網（wǎng）絡：在電感元（yuán）件上並接壓敏（mǐn）電阻、阻容電路、二（èr）極管、TVS管、背靠連接的穩壓二極管等；

3) 電源或信號幹擾源輸（shū）入口，使用濾波器或吸收器（qì）等濾波元器件（jiàn），選用磁珠（zhū）的內徑越小、外徑越大、長度越長越好；

4) 電子元器件選擇時，選用性能可靠的關鍵器件；最好做過芯片級的電磁兼容仿（fǎng）真試驗，質量可靠的元器件選用可提升對電快速瞬（shùn）變脈衝（chōng）信號的抑製能力；

4) PCB布局（jú）時，將幹擾源遠離敏感電路；

5) PCB布線時注意線纜的隔離，強弱電的布線隔離、信（xìn）號線與功率線的隔離，各類走線要（yào）盡（jìn）量短，

6) 正確使用接地技術，減小環路麵（miàn）積；

7) 安裝瞬態幹擾吸（xī）收器（qì）；

8) 軟件設計時，考慮避免幹（gàn）擾對係統的影（yǐng）響，軟件上應正（zhèng）確檢測和處理告警信息，及時恢複產品的狀態；

9) I/O信號進出由*隔離的變壓器或光耦連（lián）接，更好的實現隔離；

10) 使用高阻抗的共模或差模電感濾波器

11) 使用鐵氧（yǎng）體磁（cí）環（huán）；

12) 在PCB層電源輸入位置要做好濾（lǜ）波，通常采用的是大小電容組合，根據實（shí）際情況可以酌情再添加一級磁珠來濾除高頻信號；13) 組裝生產環（huán）節中應（yīng）嚴把質量關，做（zuò）好生產工藝流程控製，盡量保證（zhèng）產品（pǐn）質量的一致性，減少因個別產品質量問（wèn）題帶（dài）來的測試不合格現象；

1、電源電路抗幹擾（rǎo）設計

1) 變壓器及穩壓模（mó）塊應就近（jìn）安裝在交流電源進入係統的地方；

2) 強電輸送線絕（jué）不能在係統內亂布；

3) 電源供電線應盡量短，板（bǎn）間連接線使用雙絞線；

4) 交流輸入、功（gōng）率繼電器、電源濾波（bō）器、電源變壓器等幹擾（rǎo）源（yuán）電路應與（yǔ）係統穩壓後的5V、3.3V等布線嚴格分（fèn）開並進行有效隔（gé）離；

5) 穩壓電源輸出並接電解電容及0.01uF左右陶瓷電容和二極管；

2、PCB布局抗幹擾設計

1) 主控部分和外（wài）圍設備按各自體（tǐ）係（xì）要（yào）有明顯界限，不能混裝，即使係統隻（zhī）有一塊（kuài）印製板，也要分模塊設計，模塊間做好隔離；

2) 大功率低速電路、模擬電路和數字電路應分開布局，大功率（lǜ）器件應與小信號電路（lù）分（fèn）開，如功率繼電器（qì）要與主控模塊及弱點驅（qū）動模塊隔離，使相互間的信號耦合最小；

3) 各部件之間引線要盡量短，噪聲敏（mǐn）感器件盡量縮短連接（jiē）的信號線；

4) 發熱量大的器件如電源芯片、單（dān）片機、RAM等應盡量安（ān）排在不影（yǐng）響敏感電路的（de）地方及通風冷卻較好的地方，電路板（bǎn）豎（shù）直放置時，發熱量大的器件應放置在最上邊。

5) 晶振（zhèn）與CPU時鍾輸入端，要相互靠近；

6) 易產生噪聲的器件、小電流電路、大電流電路等應盡（jìn）量遠離邏（luó）輯電路，如果（guǒ）有可能，應分開做印製電路板；

7) 盡可能縮短高頻元器件之間（jiān）的連線，設法減少它（tā）們的分布參（cān）數和相互（hù）間的電磁幹擾；易受幹擾的元器件（jiàn）不能相（xiàng）互靠得太近，輸入和輸出元器件應盡量遠離；

8) 按功能模塊（kuài）對電路板進行分區，把有幹擾的電源、接地層和（hé）其它功能區與無幹擾的或靜（jìng）態的區（qū）域分開；每個功能模塊分區元器（qì）件放置應相互靠近，布線（xiàn）長度最短；

9) DC/DC模塊、開關元器件和整流器（qì）應盡可能（néng）靠近變壓器放置；

10) 電磁幹擾濾波器要盡可能靠（kào）近電磁幹擾源，並（bìng）放在同一塊電路板上；

11) 調壓元（yuán）器件和濾波電容器應盡可能靠近（jìn）整流二極管放置；

12) 印製電路板按頻率和電流開關特性分區，噪聲元器件和非噪聲元器件距離盡量遠；

13) 對噪聲敏感的布線不要與大電流和高速開關線（xiàn）平行；

14) 連接器、接（jiē）插件應布置在電路板一側，盡量避免從兩（liǎng）側引出電纜，減少共模輻射；

3、PCB布線抗幹擾設計

1) 電路板的層數根據係統電源網（wǎng）絡、強弱信號網絡等因素來確定；在（zài）電路板層數允許的情況下，可設置獨立的電源層（céng）和地層；

2) 數字電路和模擬電路要分開（kāi）接地；數字電路的（de）地可構成閉環以提高抗幹擾性能，地平（píng）麵一般做接地處理，並作為基本電平（píng）參考（kǎo）點，地平麵屏蔽（bì）效（xiào）果優於電源平麵。

3) 元器（qì）件布局後，先布地線、電源線、然後布高速信號線；數字電（diàn）路地線采用網格結（jié）構

4) 電源線應盡量靠（kào）近地線，減小差模輻射的（de）環路麵積，有利於減小電路間幹擾；

5) 時鍾線（xiàn）與（yǔ）信號線之間用（yòng）地線隔離，關鍵信號線之間用地線隔離，減（jiǎn）小環路麵積，可有效（xiào）地抑製相鄰新號線路之間的耦（ǒu）合；

6) 避免印製（zhì）電路板導（dǎo）線的不連續性，布線寬度不要突變，防止導線阻抗突變引發信（xìn）號反（fǎn）射和駐波，布線（xiàn）不要突（tū）然拐角，避（bì）免直角（jiǎo）和銳角（jiǎo）布線；

7) 電源線和（hé）地（dì）線要盡量寬、短、直，以減小阻抗；

8) 時鍾信號發生器電（diàn）路應盡量靠近使用（yòng）時鍾的器件，時鍾線要盡量短，晶振外殼要接地，石英晶體及對噪聲敏感器件下麵不要走線，用（yòng）地線把時鍾區（qū）圈（quān）起來；

9) 電源線和地線加接去耦電容，盡量加寬電源（yuán）導線寬度，采（cǎi）用大麵積（jī）接地；電源（yuán）輸（shū）入端跨接100uF左右的電解電（diàn）容，每個IC處布置一個0.01uF的（de）瓷片電容。去耦電容值的選區可按C=1/f計算（suàn），及10MHz取0.1uF，單片機係（xì）統一般（bān）取0.01uF—0.1uF；

10) 印製板中的接觸器、繼電器、按鈕等（děng）元器件，操作時易產生火花放電，采用RC回路來吸收（shōu）放電電流，一（yī）般R取（qǔ）值1—2K，C取（qǔ）值2.2—4.7uF；

11) 單片機等芯片CMOS電路輸入阻抗（kàng）很高，且易受靜電（diàn）感應，對不（bú）用的端口通過電阻接地或接正電源（yuán）；

12) 高速信號布線的過孔孔徑盡量小，高速並行線每根信號線的過孔數盡量保持相同；

13) 避免有過長的平行信號線，頂層（céng）和底層的布線相互（hù）垂直；

14) 數字地與模擬地要*分開（kāi），單點共地；

15) 光耦隔離處把原、副*隔離開；

16) 變（biàn）壓器、開關電源，高頻器件下麵盡量不要走線