靜電原（yuán）理及（jí）整改建議

一：靜電放電

具有不同靜電電位的物（wù）體相互靠近或直接接觸引起的電荷轉移。（見GB/T 4365-2003）

二：ESD抗擾度測試實質

從（cóng）ESD測試配置可（kě）以看出，在進行ESD測試時，需要將靜電槍的接（jiē）地線接至參考接地板（參考接地板（bǎn）接安全地），EUT放置於參（cān）考接地板之上（shàng）（通過台麵或0.1m高的支架），靜電放（fàng）電槍頭指向EUT中各（gè）種可能會被手觸摸到的部位或水平耦（ǒu）合板和（hé）垂直耦合板，就（jiù）決定了（le）ESD測試時一種以共模為主的抗擾度測試（shì），因為ESD最（zuì）終總要流向參考接地板。

ESD幹擾原理也可以從兩（liǎng）方麵來講。首先，當靜電放電現（xiàn）象發生在EUT中被測部位時，伴（bàn）隨著ESD放（fàng）電電流也將產生，分析這些ESD放電電（diàn）流波形的上升沿時間會在（zài）1ns以下，這意味著ESD是一種高頻現象。ESD 電流路徑與大小不但由EUT內部（bù）實際連接關係（這部分連接主要在電路原理圖中體現）決定，而且還會受這種（zhǒng）分布參數的影（yǐng）響。

事實上，在（zài）施加靜電的過程中，會（huì）產生多種電容，比如放電點與內部（bù）電（diàn）路之間的寄生電容、電（diàn）纜與參考接地板之（zhī）間的電容、和EUT殼體與參考接地板之間的電容等等。這些電容（róng）的大小都會影響各條路徑上的（de）ESD電流大小。設想一下，如果有（yǒu）一條（tiáo）ESD電流路（lù）徑包（bāo）含了產品內部工作（zuò）電路，那麽該產品在進行ESD測試時受ESD的影響就會很大（dà）；反之（zhī）則更容易（yì）通過ESD測試。可見，如果產（chǎn）品的設計能夠（gòu）避免ESD共模（mó）電流（liú）流過產品內部電路，那麽這個產品的抗ESD幹擾的（de）設計是（shì）成功的，ESD抗擾度測試實質上包含了一個瞬態共模電流（ESD電（diàn）流）流過產品。

三（sān）：靜電放電可能產生的損壞和故障

①穿透元器件內部薄的絕緣層，損毀MOSFET和CMOS的元器件柵極；

②CMOS器件中的觸發器鎖死；

③短路反（fǎn）偏（piān）的PN結；

④短路正向偏置的PN結；

⑤熔化有源（yuán）器件內部的焊接線（xiàn）或鋁線。

四：防護建議

（1）PCB周圍（wéi）的做一（yī）圈環地作為電源地（如下圖所示），其它走線在內側。

（2）數字（zì）地和（hé）電源地進行隔（gé）離處理（加10nF電容（róng））。

（3）地盡（jìn）量（liàng）完（wán）整，如果條件（jiàn）允許的話，主芯片的地盡量不要分割，接地導體的電連續性設計對提高係（xì）統的抗ESD能力極為重要（yào）。

（4）對於PCB上的金屬體（tǐ），一定要直接或間接地接到地平麵上，不要懸空。另外，對於較敏感的電路或芯片，在（zài）布局時盡（jìn）量遠離（lí）ESD放電點。

（5） 針對（duì）比（bǐ）較敏感的電路或芯片，在（zài）信號線上加瞬態抑製保護器件進行保護，可以先預留保護器件的位置。

①：USB口（兩根信號線和一根電（diàn）源線一根地線）

防護（hù）方案：

封裝SOT-143，電壓5V。

②：DC 5V電源口

正對地加雙向保護器（qì）件（jiàn）（電壓6V，封裝SOD-214AA，功率720W）

③：複位芯片：複位信號對地加超低容（róng）值ESD（電壓5V，容（róng）值小於1pF，封裝0402），上拉（lā）3.3V對地加低容值ESD（電壓5V，容值10pF，封裝0402）。

④：Flash芯片：1、2、3、5、6、7腳對地加超低容值ESD（電壓5V，容值小於1pF，封裝0402），8腳（電源腳）對地加（jiā）低容值ESD（電（diàn）壓5V，容（róng）值10pF，封裝0402）

⑤：觸摸IC：9、10、17、18腳對地加超（chāo）低（dī）容值ESD（電壓5V，容值小於1pF，封裝0402）

⑥：旋鈕：信號口對地加低容值ESD（電壓5V，容值10pF，封裝0402）

⑦：顯示部分：信號口對地留ESD位置（電壓5V，容值10pF，封裝0402）

⑧：溫度采集（jí）IC：信號口對地加超低容值ESD（電壓5V，容值小於（yú）1pF，封裝0402）